ZDNetの報道によると、IBMは「世界初のサブ1nmチップ技術」を発表したという。この技術は、指の爪ほどの大きさのダイに1000億個近くのトランジスタを詰め込むように設計されており、2021年に初めて導入されたIBMの以前の2nmテストチップの密度をおよそ2倍にしている。現在、最も強力な100億個のチップは、最も強力なチップのおよそ80億個を上回っている。
今回の発表の中心となるのはNanoStackだ。これは、CMOS デバイスを積み重ねてシフトすることによって、垂直方向または Z 軸に沿ってスケールする 3 次元のナノシートベースのトランジスタ設計です。 IBMも開発し、3nmおよび2nmの大手ファウンドリが採用している今日のナノシート・アーキテクチャとは異なり、NanoStackは2つのナノシート・トランジスタを1つの垂直構造に接続し、各層は独立して位置合わせされ、反対側から接触しています。実証された構造の各トランジスタは、約 9 ナノメートルのギャップで分離された、幅約「15 シリコン原子」の厚さ 5 ナノメートル未満のナノシートを 3 枚使用しています。このような 2 つのデバイスは、IBM が重要な技術革新であると説明する超薄型誘電体プロセスを使用して垂直に接続されています。上部と下部のデバイスは異なるチャネル材料、誘電体、金属を使用できるため、IBMによれば、NanoStackは単一のトリックというよりも、内部ロードマップでは7オングストローム(Å)、5Å、3Å、そしておそらく最大1Åまで、複数の世代にわたってスケールできるトランジスタ・プラットフォームであるという。
隣の 1 オングストロームは 100 億分の 1 メートルです。チップ用語では、オングストロームはナノメートルの 10 分の 1 です。 「これは、新しいトランジスタ・アーキテクチャを備えた世界初のサブ1nmチップ技術です」とIBMリサーチ・ディレクター兼IBMフェローのジェイ・ガンベッタ氏は記者会見で述べた。 「私たちは単にトランジスタを小型化するだけではなく、電力効率とエネルギー効率を劇的に向上させるためにチップの製造方法を再発明しているのです…」 2nmノードに対する内部ベンチマークに基づいて、同社は新しいチップが同じ電力で最大50%高い性能を発揮するか、同じ性能で最大70%低い電力を実現すると述べた。 Big Blue はまた、スタティック ランダム アクセス メモリ (SRAM) のセル面積のスケーリングが 2nm テクノロジーと比較して 40% 向上したことも強調しました。
これはIBMが「業界が10年以上見ていなかった一歩」と表現した変化であり、オンチップのメモリ帯域幅で生きるか死ぬかが決まるAIアクセラレータにとっては特に重要になる可能性がある…IBMのシリコン技術研究開発担当バイスプレジデント、Huiming Bu氏によると、NanoStackは新たなパラダイムだという。チップをフルスケール 3D に移行し、業界に少なくとも「さらに 10 年」の論理的進歩をもたらします。ナノメートルからオングストロームへ… SRAM 密度の 40% の向上は、アーキテクトがキャッシュとオンダイ メモリをコンピューティング ユニットに近づけ、トレーニングと推論の負荷におけるデータ移動のオーバーヘッドを削減するのにも役立ちます。
記事によると、IBMは「早ければ今後5年以内に」実稼働利用への道筋が見えており、「最終的にはNanoStackがCPU、GPU、モバイルSoC、およびSRAMアレイに基づいたものになると予想している」という。
IBMのシリコン技術研究開発担当副社長は、この新しい技術革新により「現在入手可能な最高のチップと比較して性能を50％向上させることができ、同時に消費電力を70％削減できる」と述べている。